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課程簡介
RISC-V 架構基礎與生態系統概覽
RISC-V ISA 產業景觀與採用情況
- 開源 ISA 理念與 RISC-V International 標準化景觀
- RISC-V 思維模型：載入-儲存架構、暫存器檔案、位元組順序
- 與 ARM、x86 和 POWER 的比較：異構運算架構的權衡
- 生態系統成熟度評估：SiFive、T-Head、Western Digital 及日益壯大的開源矽社區
- 標準化介面：RISC-V Privileged ISA、機器軟件抽象層（MSBL）
記憶體模型與 ABI 合規性
- 非特權架構規範：CSR 映射、異常處理及記憶體層次結構
- RV32I / RV64I 指令集及跨平台二進位可移植性的 ABI 合規性
- 多處理器系統的記憶體排序慣例與屏障指令
RISC-V 彙編編程與編譯器工具鏈
低層級指令編程
- 基礎整數指令（I）、乘法/除法（M）、原子操作（A）擴展
- 針對 32 位和 64 位 RISC-V 目標的位寬感知編程策略
- 嵌入式和實時軟件系統的呼叫慣例與堆幀管理
編譯器工具鏈熟練度
- 基於 LLVM 的編譯器工具鏈：用於 RISC-V 交叉編譯的 Clang、LLVM 和 Binutils
- 裸機（Bare-metal）和 RTOS 環境的連結指令碼、區段及記憶體佈局配置
- 編譯器內建函數、最佳化層級及基於分析的工具碼調優
- 開源工具鏈開發工作流程：構建、測試及打包自定義 GCC/Clang 工具鏈
嵌入式系統開發與實時操作系統
裸機與 RTOS 編程
- RISC-V 的 Rust 系統編程：零成本抽象、不安全記憶體管理與裸機開發
- No-Std 環境：自定義連結器、設備驅動程序開發及記憶體映射 I/O
- 針對 RISC-V 目標的 Zephyr RTOS 和 Buildroot BSP 開發
- 周邊介面：GPIO、I2C、SPI、UART 及 DMA 控制器編程
功耗與效能最佳化
- 時鐘閘控、電源域管理及低功耗模式最佳化
- 使用模擬分析器與硬體性能計數器的週期精確性能分析
- 安全關鍵應用程式的實時中斷延遲調優
RISC-V 的 Linux 核心與引導載入器開發
引導固件與引導載入器生態系統
- OpenSBI（SBI 規範實現）：引導固件開發
- RISC-V 上的 UEFI/EDK II：現代固件引導棧開發
- RISC-V 單板電腦的 Coreboot 和 U-Boot 移植
Linux 核心整合
- RISC-V 主線核心貢獻：設備樹覆寫、CPU 拓撲及中斷控制器（AIA）驅動程序開發
- 供應商 BSP 開發及自定義 SoC 平台的核心配置
- RISC-V 主機系統上的檔案系統支援、網路棧及容器化支援（Docker、Kubernetes）
RISC-V SoC 設計與 FPGA 原型製作
多核 SoC 架構與整合
- RISC-V 多核處理器的片上網路（NoC）設計方法論
- Axi4/CHI 快取一致性與處理器間通訊協議
- 開源 IP 整合：OpenCores、ChIPS Framework 及供應商 RTL 組件
- 匯流排矩陣設計與記憶體控制器整合（DDR、SRAM、eMMC、PCIe）
基於 FPGA 的處理器原型製作
- RISC-V 核心（例如 BOOM、VexRiscv、PULP）的 FPGA 綜合與實現
- SystemVerilog 斷言（SVA）與基於 UVM 的功能驗證方法論
- RISC-V 核心驗證的形式驗證工具與基於屬性的測試
RISC-V 向量擴展與領域專用加速
RVV（RISC-V Vector）擴展深度解析
- 向量載入/儲存、向量融合乘法加（VFMA）及矩陣計算加速
- 用於工作負載最佳化 SIMD 執行的可變長度向量操作（VL、VLEN）
- DSP 和 ML 工作負載的向量遮罩操作、分段控制及資料類型靈活性
自定義 DSP 與領域專用指令設計
- 通過自定義擴展和基於 CBAR 的操作數介面設計領域專用加速器
- 編譯器前端修改以實現自定義指令生成與程式碼發射
- 生產 SoC 中加速器整合的硬體-軟件劃分策略
RISC-V 上的 AI 加速與邊緣機器學習
RISC-V 處理器的 NPU 設計與整合
- 神經處理單元架構：脈衝陣列、張量核心及片上 AI 加速的權重壓縮
- 用於 RISC-V 邊緣部署的模型量化技術（INT8、INT4、FP8）
- 框架相容性：RISC-V 目標上的 TensorFlow Lite Micro、ONNX Runtime 和 PyTorch Edge
AI 工作負載的異構運算
- RISC-V 主機 CPU 與 AI 加速器 NPU 的協同設計，用於實時推理管線
- 記憶體子系統最佳化：用於 ML 模型權重和激活值的 HBM/DDR 頻寬管理
- 邊緣 AI 推理系統的熱預算與功耗預算
RISC-V 的硬體安全與可信計算
物理記憶體保護與可信執行
- 物理記憶體保護（PMP）和頁表 walkers 安全機制
- RISC-V 的安全飛地/TEE 架構：OP-TEE 整合、SEV 級可信執行環境
- 引導鏈安全：信任根、安全開機及測量啟動驗證
密碼學加速
- RISC-V 密碼擴展（Zk、Zkr、K 擴展）：SHA、AES、RSA、RSA-PSS 和 ECC 加速
- 下一代 RISC-V 處理器的後量子密碼學（PQC）整合
- 側信道攻擊緩解技術：常量時間編程、遮罩及硬體隨機數生成器
先進自定義架構與 ISA 擴展設計
領域專用架構與自定義指令擴展
- ISA 擴展設計方法論：編碼、編碼表、ABI 影響分析及向 RISC-V International 提交規範的進程
- 帶有 CBAR（自定義基底地址暫存器）的自定義暫存器檔案設計，用於操作數調度
- 自定義擴展的指令流水線、衝突檢測及流水線修改
自定義架構修改的驗證與簽核
- 自定義擴展的測試台設計：定向 vs 約束隨機刺激生成
- 回歸測試框架及基於覆蓋率的架構修改驗證
- 互通性測試：確保自定義指令在既定 ABI 限制內正常運作
安全關鍵與汽車 RISC-V 應用
功能安全與汽車標準合規性
- RISC-V 汽車處理器的 ISO 26262 功能安全合規性
- RISC-V 矽 IP 的 ASIL-Q 分類及安全手冊開發
- 確定性中斷處理、鎖步核心對及安全關鍵 RISC-V 系統的記憶體保護
工業實時與邊緣運算應用
- IEC 61508 SIL 合規性及 RISC-V 多核平台上的確定性調度
- 使用 RISC-V 開發工業物聯網閘道器：連接性、邊緣分析及 OTA 固件更新系統
結課項目：端到端 RISC-V 系統開發
完整生命週期項目
- 架構規範：針對定義用例的 ISA 擴展與核心配置設計
- 使用 SystemVerilog 進行 RTL 實現，包含 UVM 測試台及形式驗證覆蓋率
- FPGA 原型製作、引導固件開發及裸機驅動程序棧整合
- 自定義 RISC-V 核心的 Linux BSP 和工具鏈自定義
- AI 工作負載部署：NPU 整合、模型量化及性能基準測試
- 安全驗證：PMP 執行、安全開機及密碼學加速基準測試
- 技術架構文檔、IP 策略分析及跨職能團隊演示
最低要求
無。
21 小時
客戶評論 (2)
培訓師的講解和互動非常出色，他很好地傳達了主題內容；儘管我可能經驗不足，但我從中學到了很多！
Pieter Bruynseels - Spot Buy Center BV
課程 - Design Patterns
機器翻譯
我喜歡我們使用的平臺，它非常友好且易於使用。我特別喜歡TypeScript部分，尤其是關於命名空間和模塊的內容。
Robert - DB Global Technology
課程 - JavaScript - Advanced Programming
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