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課程簡介

RISC-V架構基礎與生態系統概覽

RISC-V ISA格局與產業採用情況

  • 開放ISA理念與RISC-V國際標準化格局
  • RISC-V心智模型:載入-儲存架構、暫存器檔案、位元組順序
  • 與ARM、x86和POWER的比較:異質運算架構的權衡取捨
  • 生態系統成熟度評估:SiFive、T-Head、Western Digital及日益壯大的開放原始碼矽片社群
  • 標準化介面:RISC-V特權ISA與機器軟體抽象層(MSBL)

記憶體模型與ABI合規性

  • 非特權架構規範:CSR映射、異常處理和記憶體階層結構
  • RV32I/RV64I指令集及跨平台二進位可移植性的ABI合規性
  • 多處理器系統的記憶體排序慣例與屏障指令(barrier instructions)

RISC-V組語程式設計與編譯器工具鏈

低階指令程式設計

  • 基礎整數指令(I)、乘/除(M)、原子操作(A)擴展
  • 適用於32位元和64位元RISC-V目標的位元數感知程式設計策略
  • 嵌入式和即時軟體系統的呼叫慣例與堆疊幀管理

編譯器工具鏈熟練度

  • 基於LLVM的編譯器工具鏈:適用於RISC-V跨編譯的Clang、LLVM和Binutils
  • 裸機(bare-metal)與RTOS環境的連結腳本、區段與記憶體佈局配置
  • 編譯器內部函數、最佳化層級以及以分析為基礎的程式碼調整
  • 開放原始碼工具鏈開發工作流程:建立、測試和打包客製化GCC/Clang工具鏈

嵌入式系統開發與即時作業系統

裸機與RTOS程式設計

  • RISC-V的Rust系統程式設計:零成本抽象、不安全記憶體管理和裸機開發
  • No-Std環境:客製化連結器、裝置驅動程式開發和記憶體對映I/O
  • 用於RISC-V目標的Zephyr RTOS與Buildroot BSP開發
  • 周邊介面:GPIO、I2C、SPI、UART以及DMA控制器程式設計

效能與功耗最佳化

  • 時脈閘控(clock gating)、電源域管理和低功耗模式最佳化
  • 透過模擬分析工具和硬體效能計數器進行精確週期的效能分析
  • 針對安全關鍵型應用程式的微調即時中斷延遲

RISC-V的Linux核心與開機載入程式開發

開機韌體與開機載入程式生態系統

  • OpenSBI(SBI規範實施):開機韌體開發
  • RISC-V上的UEFI/EDK II:現代韌體開機堆疊開發
  • RISC-V單板電腦的Coreboot與U-Boot移植

Linux核心整合

  • RISC-V主要行線核心貢獻:裝置樹覆寫、CPU拓撲和中斷控制器(AIA)驅動程式開發
  • 針對客製化SoC平台的供應商BSP開發與核心配置
  • RISC-V主機系統上的檔案系統支援、網路堆疊和容器化支援(Docker、Kubernetes)

RISC-V SoC設計與FPGA原型驗證

多核心SoC架構與整合

  • RISC-V多核心處理器的片上網路(NoC)設計方法論
  • Axi4/CHI快取一致性和處理器間通訊協定
  • 開放原始碼IP整合:OpenCores、ChIPS Framework及供應商RTL元件
  • 匯流排矩陣設計與記憶體控制器整合(DDR、SRAM、eMMC、PCIe)

基於FPGA的處理器原型驗證

  • RISC-V核心(例如BOOM、VexRiscv、PULP)的FPGA綜合與實現
  • SystemVerilog斷言(SVA)和基於UVM的功能驗證方法論
  • 用於RISC-V核心驗證的形式化驗證工具和基於屬性的測試

RISC-V向量擴展與領域專屬加速

RVV(RISC-V向量)擴展深入探討

  • 向量載入/儲存、向量融合乘加(VFMA)以及矩陣運算加速
  • 用於 workload最佳化SIMD執行的可變長度向量操作(VL、VLEN)
  • 用於DSP和ML工作負載的向量遮罩操作、區段控制和資料類型靈活性

客製化DSP與領域專屬指令設計

  • 透過客製化擴展和基於CBAR的操作數介面設計領域專屬加速器
  • 用於自訂指令產生和程式碼發送的編譯器前端修改
  • 加速器整合至生產SoC的硬體-軟體劃分策略

RISC-V上的AI加速與邊緣機器學習

RISC-V處理器的NPU設計與整合

  • 神經處理單元架構:用於片上AI加速的脈衝陣列、張量核心和權重壓縮
  • 用於RISC-V邊緣部署的模型量化技術(INT8、INT4、FP8)
  • 框架相容性:TensorFlow Lite Micro、ONNX Runtime和PyTorch Edge在RISC-V目標上的應用

針對AI工作負載的異質運算

  • RISC-V主機CPU與AI加速器NPU的協同設計,以實現即時推論管線
  • 記憶體子系統最佳化:用於ML模型權重和激活值的HBM/DDR頻寬管理
  • 邊緣AI推論系統的熱量和電源預算分配

RISC-V上的硬體安全與保密計算

實體記憶體保護與可信執行環境

  • 實體記憶體保護(PMP)和頁表巡邏器安全機制
  • RISC-V的安全飛地/TEE架構:OP-TEE整合、SEV級可信執行環境
  • 開機鏈安全性:信任根、安全開機及測量啟動憑證驗證

密碼編譯加速

  • RISC-V密碼編譯擴展(Zk、Zkr、K擴展):SHA、AES、RSA、RSA-PSS和ECC加速
  • 用於下一代RISC-V處理器的後量子密碼編譯(PQC)整合
  • 側通道攻擊緩解技術:常量時間程式設計、遮罩和硬體隨機數產生器

進階客製化架構與ISA擴展設計

領域專屬架構與自訂指令擴展

  • ISA擴展設計方法論:編碼、編碼表、ABI影響分析及RISC-V國際規範提交流程
  • 使用CBAR(客製化基底位址暫存器)進行操作數分派的客製化暫存器檔案設計
  • 自訂擴展的指令流水線、危險偵測和流水線修改

客製化架構修改的驗證與簽署

  • 自訂擴展的測試平台設計:定向刺激生成與約束隨機刺激生成
  • 用於架構修改的回归測試框架和基於覆蓋率的驗證
  • 互操作性測試:確保自訂指令在既有ABI限制內正常運作

安全關鍵型與汽車RISC-V應用

功能安全與汽車標準合規性

  • RISC-V汽車處理器的ISO 26262功能安全合規性
  • RISC-V矽IP的ASIL-Q分類及安全手冊開發
  • 確定性中斷處理、對核心(lockstep core)配對以及安全關鍵型RISC-V系統的記憶體保護

工業即時與邊緣運算應用

  • RISC-V多核心平台上的IEC 61508 SIL合規性與確定性排程
  • 使用RISC-V開發的工業物聯網閘道器:連線性、邊緣分析和OTA韌體更新系統

綜合專案:端到端RISC-V系統開發

完整生命週期專案

  • 架構規範:針對定義的使用案例進行ISA擴展和核心配置設計
  • 使用SystemVerilog與UVM測試平台和形式化驗證覆蓋率的RTL實現
  • FPGA原型驗證、開機韌體開發以及裸機驅動程式堆疊整合
  • 針對客製化RISC-V核心的Linux BSP和工具鏈自訂
  • AI工作負載部署:NPU整合、模型量化和效能基準測試
  • 安全性驗證:PMP強制執行、安全開機以及密碼編譯加速基準測試
  • 技術架構文檔、IP策略分析以及跨功能團隊簡報
 21 小時

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